valvol писал(а):
Трибун писал(а):
Перегрузка выхода CLK может нарушить работу внутренней логики?
Судя по схемам из даташита, может (в модели тоже). Но если есть возможность, то не лишним будет попробовать на макете, потому как упрощённые схемы, предоставляемые производителем, не всегда в полной мере соответствуют действительности.
Я вот о чем. В рекомендованой схеме замены TDA4718 на UC3825 (в части ЧИМ) столкнулся с неполным открыванием транзистора в модели из книги (вместо КТ315 ставил ВС337-40) и емкость в базе пришлось чуть увеличить - как то тут не надежно. Но это не все.
Каскад начинает формировать пилу от начала импульса CLK, а импульсы на OUT всегда начинаются после окончания CLK. В результате минимальная длительность импульса получается не при 1,25В на входе NI (как ожидалось), а примерно при 1,6В. Может оно и не страшно, но как то нештатно и зависимо от работы каскада.
В общем для частоты 33,3кГц с заполнением 0,9 (3кОм, 15n), чтобы сдвинуть начало пилы к концу CLK поставил в базу поледовательную цепочку 750пф 510Ом. Теперь все штатно, но под вопросом допустимость такой нагрузки для CLK.
И еще по замене. Нет ли идей по накопителю превышений, что для TDA4718 реализован по второму входу компаратора поцикловки? У 3825 второй вход недоступен

Сильно ли важен этот накопитель?